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Jahr: 2015
ISBN-10: 3110 4029 63

"Port Map" ?

Grundlegende Probleme im Umgang mit VHDL

"Port Map" ?

Beitragvon neuling » Sa 21. Jun 2014, 14:22

Hallo, guten Tag.
Was ist genau eine "Port Map" ? Wann wird die angelegt? und wofür ist die notwendig?

Danke.
Gruss
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Re: "Port Map" ?

Beitragvon eilert » Mo 23. Jun 2014, 07:42

Hi,
eine Port Map wird benötigt wenn man in Hierarchischen Designs untermodule instantiieren will.
(Dabei fällt auch oft der Begriff Toplevel, den ich gleich aufgreifen möchte.

Man kann VHDL zur Verhaltensbeschreibung benutzen, aber auch Netzlisten zur strukturellen Beschreibung eines Designs erstellen.
Im letzteren Fall erhält man dadurch eine hierarchische Designstruktur, die durch ein sog. Toplevel-Design zusammengehalten wird.

Man könnte das Toplevel-Design wie eine Platine ansehen, in die die verschiedenen Bauteile (Subdesigns, Module, IP-Cores) eingesetzt werden. Wie die Lötpads einer Platine sorgt in VHDL die Port Map für de korrekte Zuordnung von Bauteil pin/port zu Leiterbahn/Toplevel-Signal.

Das war's eigentlich schon. Der Rest ist Syntax.

Have a nice synthesis
Eilert
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Re: "Port Map" ?

Beitragvon neuling » Mo 23. Jun 2014, 07:52

Jup, danke.
Habe ich noch nicht ganz verstanden.

Ich lege ja ein entity an und auch component.
Mit component produziere ich doch auch schon kleine Baugruppen für eine große Hauptplatine?
Ein Beispiel für Port Map wäre mal sehr hilfreich, die Verbindungen zu anderen verstehe ich nicht.

Danke.
Gruss
Zuletzt geändert von neuling am Mo 23. Jun 2014, 12:58, insgesamt 1-mal geändert.
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Re: "Port Map" ?

Beitragvon eilert » Mo 23. Jun 2014, 09:04

Hi,
die Component-Deklaration dient nur als Platzhalter (Enthält ja keine eigene Schaltungsinformation) , und kann heutzutage weggelassen werden, da man inzwischen hauptsächlich die sogenannte direkte Instantiierung benutzt und auf Configuration-Blöcke verzichtet. (Oft greifen auch Automatismen bei Namensgleichheiten, die die Configuration unnötig machen, das ist dann aber Toolspezifisch und kann auch mal danebengehen.

Beispiel für direkte Instantiierung:
HA1 : entity work.halfadder
port map(
a => a,
b => b,
sum => s1,
carry => c1
);

Die hier gezeigte "Named Association" zwischen Ports und Signalen sollte man immer verwenden!

Details findest du z.B. hier :
http://vhdlguru.blogspot.de/2010/03/ent ... -port.html

Have a nice synthesis
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Re: "Port Map" ?

Beitragvon neuling » Mo 23. Jun 2014, 13:27

Jup, danke.
Habe jetzt diese 3 Dateien als einzelne VHDL im Ordner:
http://vhdlguru.blogspot.de/2010/03/ent ... -port.html

Wie führe ich die jetzt bitte alle 3 zusammen , damit beim compilieren kein Fehler kommt?

Danke.
Gruss
neuling
 
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Re: "Port Map" ?

Beitragvon eilert » Di 24. Jun 2014, 07:43

Hi,
drei Dateien?

Auf der Webseite sind zwei Codeblöcke mit Entity-Architecture Code (Halfadder und Fulladder).
Der dritte Codeblock ist nur die bessere Schreibweise für die Instantiierung der zwei Halbaddierer HA1 und HA2.

Die kann man also weglassen, oder im Fulladder Quellcode anstelle der Fehlerträchtigen Instantiierung mit "Positional Assignments" dort einsetzen.

Compiliert wird immer beginnend bei der niedrigsten Hierarchiestufe.
In diesem Fall erst der Halbaddierer, dann der Volladdierer.
Grundsätzlich gilt, wenn ein Modul ein anderes einfügen soll muss dieses vorher compiliert worden sein.

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Re: "Port Map" ?

Beitragvon neuling » Di 24. Jun 2014, 08:24

Jup danke für die Aufklärung.

GRuss
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