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ISBN-10: 3110 4029 63

Neu in Xilinx Vivado

Ihr habt Fragen bzw. Probleme mit der Xilinx ISE Software bzw. wollt auf Xilinx umsteigen - dann seht hier nach.

Neu in Xilinx Vivado

Beitragvon Kampi » Fr 4. Jul 2014, 21:21

Heyho,

ich habe heute mein ZyBo Board von Xilinx bekommen und bin gerade dabei mich durch das XUP Programm zu arbeiten.
Da habe ich auch direkt mal eine Frage.
Was sind die xdc-Files? Ich kenne bisher nur aus ISE die ucf-Files und die waren für die Zuordnung der Signalnamen zu den Pins zuständig.
Aber was machen die xdc-Files jetzt?
Und wieso kann ich mit denen einen Takt erzeugen, bzw. wofür ist der dann?

# ZYBO xdc
# define clock and period
create_clock -period 8.000 -name clk_pin -waveform {0.000 4.000} [get_ports clk_pin]

# Create a virual clock for IO constraints
create_clock -period 9.0 -name virtual_clock

Ich denke mal da werden sich im Laufe der Zeit noch ein paar weitere Fragen ergeben....die werde ich dann einfach hier posten :)

Danke und Gruß
Daniel
Gruß
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Re: Neu in Xilinx Vivado

Beitragvon eilert » Mo 7. Jul 2014, 07:08

Hi,
XDC dateien enthalten design constraints die die der Synthese über zusätzliche Anforderungen abseits der Logikbeschreibung dienen.
Wichtigster Kennwert ist da meist die Taktrate, da gerade Hochgeschwindigkeitsdesigns schon während der Synthese einen besonderen Aufbau benötigen (z.B. redundante FFs oder LUTs zur Lastminimierung)


XDC files gabs auch schon bei ISE.
Die hatten da auch die gleiche Syntax wie UCF files.

Dein Beispiel sieht aus wie Tcl syntax.
Ich weiß nicht ob Vivado auch bei UCF Files jetzt die Tcl Syntax eingeführt hat, aber möglich wäre es.

Der Funktionsname "create_clock" ist für Einsteiger missverständlich gewählt.
"Create_clock_constraint" oder "define_clock_pattern" wären vielleicht besser gewesen.
Jedenfalls wird da kein Takt im elektrischen Sinne erzeugt, sondern nur die Informationen über das Taktsignal dem Syntheseprogramm übergeben.

Have a nice synthesis
Eilert
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Re: Neu in Xilinx Vivado

Beitragvon Kampi » Mo 7. Jul 2014, 09:50

Hey,

danke für die Antwort.
Ich habe gestern ein PDF gelesen, wo drin steht, dass Vivado kein UCF File mehr akzeptiert und man die UCF Files in die XDC Files umändern muss.
Wenn ich jetzt mal raten soll...
Der Befehl sagt im Grunde nur, dass ein Takt von 8MHz an dem Pin clk_pin anliegt. Durch die Angabe "waveform" wird gesagt, dass er nen 50% Duty Cycle hat.
Ist das so richtig?

Dann schiebe ich gleich eine neue Frage, die sich gestern bei dem ersten eigenen Design ergeben hat, hinterher.
Und zwar habe ich mal versucht ein eigenes Processing System zu bauen (soweit es mir möglich war :) ) und ich würde gerne wissen woher ich die XPS Settings bekomme die ich für das Processing System verwende. Im Moment verwende ich ein vorgegebenes aber da stehen z.B. auch Sachen wie der Clock für den UART drin. Ich hatte das File am Anfang vergessen und mich gewundert, warum der UART so komische Sachen macht.
Wie kann ich das File erstellen? Gibt es da ein Tool etc.?

Danke nochmal!
Gruß
Daniel

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Re: Neu in Xilinx Vivado

Beitragvon eilert » Di 8. Jul 2014, 07:03

Hi,
Das kann sein, das Xilinx bei ISE den Schwerpunkt auf UCF-Files legt und bei Vivado die XDC Files bevorzugt.
Dadurch kann man dann die Designtools auseinanderhalten, wenn nachfragen bezüglich dieser Files auftauchen. Die Syntax ist ja sowieso gleich (im jeweiligen Tool).

Achtung! Period = 1/Frequency
8ns(?) ergeben also 125MHz was durchaus ein gängiger Wert sein kann.
50% duty cycle ist wohl richtig.
Die echte Pin-Location (früher LOC Constraint) fehlt mir allerdings noch.
Da muss man nachlesen was die get_ports funktion macht.

Xilinx hat auf seinem eigenen Forum ein extra Unterforum für Vivado Tcl Fragen eingerichtet.
Ich glaube jetzt verstehe ich auch warum.
__________________________

Ich glaube du meinst die Erstellung eines Board Support Packages (BSP). Das sollte mit den XPS tools gehen. Da gibt's ein Tool für. Aber ich benutz das zu selten um die Details zu kennen.

Meinst du mit Processing dies hier:
https://www.processing.org/

Falls ja, solltest du die Hardwareanforderungen an ein solches System dort erfahren können und dann dein Board (bzw BSP) dementsprechend konfigurieren.

Have a nice synthesis
Eilert
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Re: Neu in Xilinx Vivado

Beitragvon Kampi » Di 8. Jul 2014, 08:55

Hey,

stimmt, das mit der Periode hatte ich übersehen.
125MHz stimmt auch. Habe mir von dem ZYBO gestern mal den Schaltplan angesehen und die PL (Programmable Logic) wird mit 125MHz aus dem LAN Chip getaktet und das PS (Processing System) mit 50MHz.
Die komplette Angabe lautet:

set_property PACKAGE_PIN L16 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
create_clock -add -name sys_clk_pin -period 8.00 -waveform {0 4} [get_ports clk]

Sorry, hatte die erste Zeile vergessen zu posten.
Da sieht man, dass der Clock Pin mit L16 verbunden ist.
Gruß
Daniel

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