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Jahr: 2015
ISBN-10: 3110 4029 63

Ram in Verilog anlegen ?

Hier findet ihr diverse VHDL Designs von Forum-Benutzern oder könnt Anregungen für Designs liefern.

Ram in Verilog anlegen ?

Beitragvon neuling » So 21. Sep 2014, 20:42

Hallo, guten Tag.
Wie wird bitte in Verilog ein Ram-Modul angelegt?
Ich habe das DE1.

Wenn ich das in Verilog schreibe:
reg [7:0] memory_ram_d [40000:0];
kommt keine Fehlermeldung mit einem irgend welchen Überlauf.
Es wird aber auch kein Ram-Modul angelegt.

Wenn ich das in VHDL schreibe:
Type rom_vec is ARRAY (0 to 8192) OF unsigned(7 downto 0);
signal speicher_vec : rom_vec;
wird ein Ram-Modul angelegt.

Wenn ich das in VHDL schreibe:
Type rom_vec is ARRAY (0 to 40000) OF unsigned(7 downto 0);
signal speicher_vec : rom_vec;
kommt eine Fehlermeldund von Quartus 13 , das es diese Datenmenge nicht schafft.

Wie wird in Verilog ein Ram-Modul angelegt und warum kommt bei 40000 kein Überlauf?

Danke.
Gruss
neuling
 
Beiträge: 45
Registriert: So 25. Mai 2014, 18:29

Re: Ram in Verilog anlegen ?

Beitragvon eilert » Di 23. Sep 2014, 11:07

Hallo,
jeder FPGA-Hersteller benutzt sehr spezifische Templates um RAMs aus HDL Quellen zu inferieren.
Wenn man davon nur leicht abweicht kommt es zu seltsamen Fehlermeldungen oder Ergebnissen.

Schau mal wo Altera das Beschreibt (Quartus Doku) und halte dich genau daran.

Viele Grüeße
Eilert
eilert
 
Beiträge: 72
Registriert: Fr 15. Jun 2012, 09:22


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